INTRODUCTION

此專題根據先前既有研究[1]的Split-Control設計,將其對於cell-VSS的分開控制的讀寫輔助架構運用於cell-VDD,探討使用此架構對於傳統6T SRAM在較低的操作電壓下write failure以及half-select disturbance等問題的改善。以下分為Write Assist、Half-Select (HS) assist以及Read Assist三方面進行說明。

1. Write Operation & Write Assist:

Fig.1,Fig.2為本專題所使用的SRAM架構,SRAM cell的word-line (WL1、WL2)以及cell-VDD (CVDD1、CVDD2)是分開控制的。整個寫入的過程在一個clock的周期內分為兩個sub-phase,寫入低電位(write 0)與寫入高電位(write 1)。其波形圖如Fig.3,Fig.4所示。當要寫入低電位時,在write 0的sub-phase之內完成,要寫入高電位時,則在write 1的sub-phase之內完成。在write 0的sub-phase,WL1被加壓至VDD,WL2持續在VSS,此時由於VDD與CVDD1之間的PMOS為關閉的,因此讓CVDD1處於浮動電壓,藉此削弱pull-up transistor (PU1)的強度,使得Q的電位更容易從VDD拉到VSS,提升寫入電位的能力。在write 1的sub-phase,WL2被加壓至VDD,WL1持續在VSS,此時由於VDD與CVDD2之間的PMOS為關閉的,因此讓CVDD2處於浮動電壓,藉此削弱pull-up transistor (PU2)的強度,使得QB的電位更容易從VDD拉到VSS,提升寫入的能力。

2.Half-Select (HS) assist:

Half-select disturbance問題的部分則使用傳統的word-line underdrive (WLUD)來解決。在write 0的sub-phase時,未被選擇的columns,其BL與BLB的電壓皆為VDD,因此儲存高電壓的cell (Q=1)並不會有half-select disturbance的問題,因為Q和BL的電壓皆為VDD,而PG2是關閉的。至於儲存低電壓的cell (Q=0),由於VDD與CVDD1之間的PMOS為關閉的,因此使得CVDD1處於浮動電壓,削弱了pull-up transistor (PU1)的強度,但此舉並不會讓Q的電位更容易從VSS拉到VDD,故使得half-selected static noise margin(HS-SNM)與傳統的6T SRAM相當,並不會因此而大幅降低,使得比起WLUD加上lowering cell-VDD(CVDD-D)的架構,使用較輕微的WLUD電壓,即可改善half-select disturbance的問題,又不會大幅降低write margin。至於write 1的sub-phase則是相同的概念。

3.Read Operation & Read Assist:

讀取的部分則是使用single-end scheme搭配WLUD的輔助電路。在讀取的過程,只有WL1被加壓至VDD,WL2持續在VSS。其波形圖如Fig.5所示。由於single-end的讀取架構,因此讀取的過程只有WL1被加壓至VDD,又BL與BLB的初始電壓皆為VDD,所以儲存高電壓的cell (Q=1)並不會有half-select disturbance或是read disturbance的問題,因為Q和BL的電壓皆為VDD,而PG2是關閉的。至於儲存低電壓的cell (Q=0),由於VDD與CVDD1之間的PMOS為關閉的,因此使得CVDD1處於浮動電壓,削弱了pull-up transistor (PU1)的強度,但此舉並不會讓Q的電位更容易從VSS拉到VDD,故使得half-selected static noise margin(HS-SNM)或是read static noise margin(RSNM)與傳統的6T SRAM相當,並不會因此而大幅降低,使得比起WLUD加上lowering cell-VDD(CVDD-D)的架構,使用較輕微的WLUD電壓,即可改善half-select disturbance以及read disturbance的問題,又不會大幅降低write margin。

參考資料:

[1]M.-F. Chang et al., “A 28nm 256Kb 6T-SRAM with 280mV Improvement in VMIN Using a Dual-Split-Control Assist Scheme” IEEE International Solid-State Circuits Conference (ISSCC) Dig. Tech. Papers, pp. 314-315, Feb. 2015.

[2]M.-F. Chang et al., “A Compact-Area Low-VDDmin 6T SRAM With Improvement in Cell Stability, Read Speed, and Write Margin Using a Dual-Split-Control-Assist Scheme” IEEE Journal of Solid-State Circuits, Vol. 52, No. 9, September 2017, pp. 2498-2514.


Fig. 1


Fig. 2


Fig. 3


Fig. 4


Fig. 5

心得感想

在這次的專題裡,從一開始讀了許多的paper,除了讓我更了解這個領域的發展與創新的過程之外,也讓我從中學習到了一些統整以及分析的方法。接著在實作的部分,讓我有機會可以實際去驗證自己的所學。雖然在過程中遇到了不少的困難和茫然,但在實驗室學長姐的幫忙與提點之下,讓我可以有更多的資源去找到問題的答案並且去解決。而最後也謝謝教授的指導,在這一年來給了我許多的建議和寶貴的經驗分享,使得我對於未來有了更清楚的方向,讓我獲益良多。