INTRODUCTION

1.取樣與保持電路(sample-and-hold, S/H)

Bootstrap switch是一個取樣與保持電路(Sample and hold),FIG.1是Bootstrap switch的電路圖。當Clks為低電位時,Clksb為高電位,此時電路會對電容Cs充電,電容Cs的跨壓變為VDD,電路進入保持(hold)的狀態,且開關電晶體M3關閉;當Clks為高電位時,開關電晶體M3打開,電路進入取樣(sample)的狀態。開關電晶體(bootstrapped switch)的gate和source的電壓差永遠會固定在VDD,讓開關的電阻值會是一個小的常數,因此開關的線性度變得更好,這種架構通常會用在比較高電壓的電路上。電路圖中我們設計的電容Cs約為1pF,M1與M2是用來做為重置的電晶體,S端是欲取樣的輸入電壓,D端接在電容陣列的下板(bottom plate)。

2.比較器(comparator)

本架構採用StrongARM comparator,是一種傳統的動態比較器,優點是數度快、省功率。FIG.2是比較器的電路圖,因為在轉換階段時,比較器的輸入電壓接近地,為了讓輸入電壓的common-mode在一半的Vref到地之間有較好的運作效果,所以比較器選擇使用P型輸入對。

S1-S5是用來作為reset的開關,當Clkc為高電位時,會將P、Q、X、Y和Z點reset到地,而比較器的輸出端Outp和Outn會經由inverter被reset到VDD;當Clkc變成低電位時,differential pair M1和M2會turn on,開始比較兩個輸入電壓,產生正比於(Vinp - Vinn)的differential current,接著依序turn on M3-M4和M5-M6的cross-coupled PMOS transistors,latch會根據比較的結果將一端輸出電壓充到高電位、另一端輸出電壓為低電位,並將Outp和Outn接到一個NAND gate產生Valid訊號,當完成比較結果時,Valid會被拉到高電位來enable非同步控制邏輯電路。

3.SAR控制邏輯(SAR control logic)

為了避免使用高頻時脈產生器,本架構採用非同步控制邏輯電路(asynchronous control circuit),在電路內部經由DFF和邏輯控制產生所需要使用的時脈訊號。我們採用的比較器會產生一個Valid訊號用以表示比較的完成,在此電路中做為每個DFF的trigger訊號;Clks是取樣開關的控制訊號,在高電位時將開關打開、低電位時關閉,且取樣的phase占整個clock周期約20%;Clkc是比較器的控制訊號,在高電位時比較器在reset phase、低電位時在比較的phase;Clk1到Clk10會取樣比較器解完的output digital code,並且作為電容陣列的控制訊號以完成切換bottom plate電壓。

FIG.3是DAC control logic circuit的電路圖,電容的bottom plate在Clks是高電位時會取樣input訊號,當Clks變低電位時,電容的bottom plate會先接到Vcm,之後再受到Clki的控制,當Clki在rising edge時DFF會取樣比較器的output值,此時若output為高電位則會將電容的bottom plate從Vcm切到地,反之若output為低電位則會將電容的bottom plate從Vcm切到Vref。另外,Delay buffer是用來確保當DFF的output正確傳達後Clki才trigger AND gate和NAND gate。

4.放大器(operational amplifier)

本架構採用的放大器為疊接式全差動放大器(fully differential folded cascade op-amp),因為考量到此架構需要較大的增益(gain)且高速處理又抗雜訊能力需要強,故選用之,其中此架構又可以分為三個主要部分:放大器核(OP-core)、偏壓電路(bias circuit)、回授控制電路(SC-CMFB),folded cascode op 電路圖為FIG.4。OP-core為整個電路的核心部分,因為電路的本身需要做電流的傳遞,所以內部節點盡可能都是低阻抗,最後於輸出電流的節點才做一個高輸出阻抗的設計。

而根據我們10bit的pipelined SAR 規格,我們希望第一級有3bits,第二級有7bits,並且sample frequency為10M,因此根據OP的settling error和gain error用數學式子推論與MATLAB輔助模擬,算出我們的放大器規格大約要落在gain = 66.23dB, BW = 88.25M,因此我們就朝向這個目標前進。

5.管線式架構(pipeline structure)

對類比數位轉換器而言,為求高解析度及高速的轉換率,管線式類比數位轉換器(pipelined ADC)為比較好的選擇。在實際電路實現上每一級都會有ADC以及DAC,再經由放大器將差值放大之後傳送到下一級繼續做比較,並且將每一階所轉出的數位碼(digital code)輸出,並且有低面積與低消耗功率的優點。

我們的架構如FIG.5,clks為主時脈訊號,vinn和vinp為輸入的訊號,經由第一級的比較之後在正負兩端各會輸出一組三位元的數位碼(digital code),clkop在第一級比較完後會立刻開啟,讓第一級的殘餘訊號(residue)進入放大器(op)放大訊號,並且第二級的下板(bottom plate)同時間做取樣的行為,當取樣完成之後(也就是放大器放大完畢後),第二級就會開始比較,並且在正負兩端各輸出一組7位元的數位碼(digital code)。最後我們再將3+7總共10位的數位碼組合起來,就是我們要的最終結果。


Fig. 1


Fig. 2


Fig. 3


Fig. 4


Fig. 5

心得感想

本次專題預期目標為嘗試Pipeline SAR ADC架構,以增加ADC的操作速度與解析度,並模擬此架構在0.18um製程的可行性。但實驗結果顯示在0.18um製程下,OP放大器的規格無法達到Pipeline操作所需的標準,使得第一級SAR殘餘量放大不準,因此解析度並無法有效的提升,且因為OP需要耗費很大的power,造成FOM過大。往後若想嘗試此種架構,希望可以用其他電路實現Pipeline中間放大殘餘量的方法。

經過本次專題的磨練,我們完整體驗了一次IC設計的流程,也了解基本的ADC操作,體會了更多設計上的考量,當我們分別做好SAR和OP電路時,都可以達到不錯的performance,但組合在一起時卻會出現許多問題,如phase的控制、parasitic電容的影響等等,所幸經過不斷的嘗試最後我們還是完成了電路的設計,這次專題經驗也將在我們人生的扉頁裡下寫下璀璨的一筆。